Un procesador ultrapotente que espera sus datos se parece a la cocina de un restaurante sin suministros: el equipamiento está ahí, pero no sale nada. Detrás de la carrera por los chips de inteligencia artificial, se libra una batalla menos visible en torno a la memoria y el ensamblaje. Esta ayuda a entender por qué producir más procesadores no basta para que la capacidad de cómputo sea abundante y barata. De cara a septiembre de 2026, el verdadero producto estratégico es un sistema completo, no solo un chip.
Este análisis se basa en tecnologías y anuncios públicos consolidados, en particular los de 2024. Las perspectivas para septiembre de 2026 se presentan como proyecciones, y no como un balance de acontecimientos verificados en esa fecha.
El procesador calcula, la memoria alimenta
Para entrenar un modelo o hacer que genere una respuesta, un acelerador debe manejar sus parámetros y datos intermedios. Parte de esta información reside en una memoria externa al procesador, pero situada muy cerca de él. Cada movimiento requiere tiempo y consume energía. Si las unidades de cómputo solicitan los datos más rápido de lo que la memoria puede proporcionarlos, tienen que esperar.
Es el problema del «muro de la memoria». Añadir unidades de cómputo no garantiza, por tanto, una aceleración proporcional. En determinadas tareas, el rendimiento depende más del caudal de datos disponible que del número de operaciones teóricamente realizables. Las cifras espectaculares que se anuncian para los procesadores solo cuentan, por tanto, una parte de la historia.
Conviene distinguir dos características. La capacidad, expresada en gigabytes, determina qué se puede mantener cerca de las unidades de cómputo. El ancho de banda mide la cantidad de datos que se pueden transferir por segundo. Una gran reserva no es necesariamente rápida; una conexión muy rápida no compensa una memoria demasiado pequeña.
La HBM, capas de memoria contra los atascos
La memoria de alto ancho de banda, o HBM, responde a este desafío apilando varias capas de memoria DRAM. Unas conexiones verticales atraviesan las capas, mientras que una interfaz muy ancha conecta estas pilas con el procesador. El objetivo: mover muchos datos simultáneamente, a distancias cortas, en lugar de aumentar sin cesar la velocidad de un número limitado de conexiones.
La HBM no nació con la IA generativa. Pero esta la ha convertido en un componente crucial de los aceleradores de gama alta. Las generaciones HBM3 y, después, HBM3E han acompañado este auge. En 2024, los anuncios sobre Nvidia Blackwell y AMD Instinct MI325X ya ilustraban la importancia otorgada a la capacidad de memoria y a su ancho de banda.
El equilibrio sigue siendo exigente. Apilar más capas complica la fabricación, las conexiones y la gestión térmica. Una pila defectuosa no se vuelve utilizable porque el procesador situado a su lado funcione perfectamente. La validación de los componentes, su rendimiento de fabricación y su integración importan tanto como las prestaciones de su ficha técnica.
El encapsulado ya no es un simple envoltorio
En electrónica, el encapsulado designa la integración y la conexión de los chips en un conjunto utilizable. Para los aceleradores de IA, esta etapa se ha convertido en una tecnología de primer orden. Es necesario colocar el procesador y varias pilas HBM uno junto a otras, con miles de conexiones cortas, garantizando al mismo tiempo su alimentación eléctrica y su refrigeración.
Procesos como CoWoS de TSMC utilizan, entre otros elementos, un interposer, una estructura intermedia que permite conexiones de muy alta densidad. Según la arquitectura, esta integración adopta distintas formas. El principio se mantiene: acercar los componentes para obtener un conjunto con mayor rendimiento que unos chips dispersos en una placa.
En 2023 y 2024, las tensiones en la capacidad de encapsulado avanzado demostraron que el cuello de botella podía aparecer después de la fabricación del procesador. Disponer de más silicio procesado no resuelve una escasez de capacidad de ensamblaje. Y una nueva línea no se vuelve productiva al instante: necesita equipos, conocimientos especializados y rendimientos estabilizados.
Una cadena industrial con múltiples obstáculos
El mercado de la DRAM está dominado por Samsung, SK hynix y Micron. En la HBM, sin embargo, el reto no se limita al volumen: hay que desarrollar con éxito una generación determinada, entregar componentes que cumplan los requisitos del cliente y obtener su validación para un acelerador concreto. Sustituir a un proveedor no es, por tanto, como cambiar un módulo de memoria en un ordenador.
La producción de un acelerador depende de varios calendarios:
- La lógica: fabricar el procesador con el proceso elegido.
- La memoria: producir y probar las pilas HBM adecuadas.
- La integración: disponer de los interposers, los sustratos y la capacidad de ensamblaje.
- El sistema: entregar placas, servidores, redes y sistemas de refrigeración compatibles.
Esta interdependencia otorga un valor estratégico a los compromisos de compra y a las reservas de capacidad. También explica por qué un anuncio de inversión no se traduce inmediatamente en entregas. De cara a 2026, el escenario plausible es el de tensiones variables según las generaciones y las etapas industriales, más que una escasez uniforme de todos los chips de IA.
Por qué la factura no depende solo de la potencia
La HBM y su integración contribuyen de forma considerable al coste de los aceleradores. Requieren procesos complejos, pruebas y un ensamblaje de alto valor añadido. Cuando se reúnen varios componentes costosos, evitar perder todo el conjunto por un defecto se vuelve primordial. Sin una lista pública detallada de materiales y componentes, atribuir un porcentaje universal del precio a la memoria sería engañoso.
Para el usuario, sin embargo, el indicador adecuado no es solo el precio de compra: es el coste del trabajo realizado. Un acelerador más caro puede ser rentable si procesa más solicitudes o permite mantener un modelo en menos máquinas. Por el contrario, una capacidad de cómputo impresionante pero mal abastecida de datos equivale a pagar por recursos infrautilizados.
La inferencia hace que esta cuestión sea especialmente tangible. Durante la generación, algunas cargas de trabajo están fuertemente limitadas por los movimientos de datos. Las conversaciones largas también exigen conservar una caché de información, a menudo denominada caché KV, cuyo tamaño aumenta con el contexto y el número de solicitudes simultáneas. La memoria influye entonces en la capacidad de procesamiento del servicio, pero también en su latencia.
El software puede aliviar la presión
No todo se resuelve añadiendo HBM. La cuantización reduce la precisión numérica para disminuir el espacio ocupado y las transferencias, siempre que se preserve la calidad. Unos métodos de atención más eficientes, una mejor gestión de la caché y la agrupación de solicitudes también pueden mejorar el aprovechamiento del hardware. Sin embargo, estas mejoras dependen del modelo y de las restricciones del servicio.
¿Y ahora qué? De cara a septiembre de 2026 y más allá, habrá que prestar tanta atención a la validación de nuevas memorias y a la capacidad de integración como a los anuncios de procesadores. Una oferta más abundante podría aliviar algunos costes; unos modelos más ambiciosos podrían absorber esas mejoras. La pregunta decisiva seguirá siendo, por tanto, concreta: ¿cuántos datos puede mantener un sistema cerca de las unidades de cómputo, mover de forma eficiente y procesar por cada euro gastado?
