Un chip de inteligencia artificial puede disponer de una potencia formidable y pasar parte de su tiempo esperando. Esperando los parámetros de un modelo, esperando datos, esperando a que responda la memoria. Detrás de la carrera por los aceleradores de Nvidia y AMD, se ha impuesto otra competición: fabricar memoria lo bastante rápida y situarla lo más cerca posible de las unidades de cómputo. En este mes de septiembre de 2026, comprender esta batalla exige mirar más allá del procesador. Este análisis se basa en tecnologías y anuncios públicos consolidados, y distingue las perspectivas de los hechos confirmados.
El cómputo ya no lo es todo
En un servidor convencional, el procesador y la memoria intercambian información mediante conexiones cuyo ancho de banda sigue siendo limitado. Para muchas aplicaciones, eso basta. Pero los grandes modelos de IA manejan volúmenes considerables de parámetros y resultados intermedios. Añadir unidades de cómputo sin acelerar su suministro de datos equivale a ampliar una fábrica sin ensanchar sus vías de abastecimiento.
El problema aparece durante el entrenamiento, cuando el modelo aprende, pero también durante la inferencia, cuando responde. Durante la generación de texto, algunos procesos son especialmente sensibles a la velocidad de lectura de la memoria. Por el contrario, otras cargas aprovechan sobre todo la potencia de cómputo. Por tanto, no existe un único cuello de botella: varía según el tamaño del modelo, el número de solicitudes y su organización.
La HBM, una torre de memoria junto al motor
La memoria HBM, siglas de «High Bandwidth Memory», responde a esta limitación con una arquitectura diferente. Varias capas de DRAM se apilan y se unen mediante conexiones verticales que atraviesan el silicio. Estas pilas se sitúan cerca del procesador, dentro del mismo conjunto. Unas interfaces muy anchas permiten mover muchos datos en paralelo, con una eficiencia energética favorable frente a conexiones más largas.
Su interés no se limita al ancho de banda. La capacidad disponible también determina qué modelos, qué lotes de solicitudes y qué longitudes de contexto caben en un acelerador. Cuando hay que distribuir más los datos entre varios chips, las comunicaciones añaden complejidad y pueden penalizar el rendimiento. Una memoria de mayor capacidad puede evitar así algunos intercambios costosos.
Los anuncios de 2024 ilustraron claramente esta prioridad. Nvidia presentó Blackwell con HBM3E; AMD dio a conocer su MI325X, también basado en esta generación de memoria. Detrás de las promesas de rendimiento, el mensaje industrial era idéntico: la memoria forma parte del producto estratégico, no de una simple lista de componentes sustituibles.
El encapsulado se convierte en una tecnología de vanguardia
Acercar la memoria y las unidades de cómputo parece sencillo en un esquema. En una fábrica, es una operación delicada. El encapsulado avanzado designa las técnicas de ensamblaje e interconexión que permiten que varios componentes funcionen juntos. No debe confundirse con la carcasa protectora tradicional: aquí, las distancias, la densidad de las conexiones y la calidad eléctrica influyen directamente en el rendimiento.
La tecnología CoWoS de TSMC se ha convertido en un emblema de esta evolución. En sus distintas variantes, permite, entre otras cosas, conectar procesadores y pilas HBM mediante estructuras de interconexión muy densas. No todas las soluciones se basan en un gran interposador uniforme de silicio: las arquitecturas evolucionan para dar cabida a conjuntos más grandes y controlar mejor sus costes.
Los chiplets refuerzan esta tendencia. En lugar de fabricar sistemáticamente una única pieza enorme de silicio, los diseñadores reparten determinadas funciones entre varios elementos. AMD lo ha convertido en un eje fundamental; la GPU Blackwell anunciada por Nvidia combina dos grandes chips de cómputo. El encapsulado debe garantizar entonces intercambios lo bastante rápidos para que esta separación física no se convierta en una desventaja.
Tres fabricantes de memoria en el centro del juego
SK hynix, Samsung y Micron ocupan una posición central en la HBM. Pero producir DRAM no basta para suministrar de inmediato una memoria adaptada a los aceleradores más exigentes. Es necesario dominar el apilamiento, el consumo, el calor y la uniformidad de la fabricación, y después superar las etapas de homologación impuestas por los clientes.
Cada generación lleva estas exigencias más lejos. Apilar más capas aumenta la capacidad, pero complica la fabricación y la disipación térmica. Un defecto en un componente o una conexión puede comprometer un conjunto de gran valor. Por tanto, el rendimiento de fabricación se vuelve tan importante como las prestaciones anunciadas. Una capacidad teórica de producción no equivale automáticamente a un volumen de productos homologados y listos para su entrega.
La transición hacia la HBM4, incluida en las hojas de ruta industriales, también impulsa una mayor integración de los conocimientos especializados en memoria y lógica. La sofisticación del chip base abre la puerta a una cooperación más estrecha con las fundiciones de semiconductores. La perspectiva es la de unos ecosistemas cada vez más interconectados, pero su equilibrio dependerá de las homologaciones, los costes y las necesidades reales de los clientes.
Toda una cadena que hay que reservar
Para Nvidia o AMD, disponer de capacidad de fabricación de chips no garantiza, por tanto, la entrega de un acelerador. También hay que asegurar las pilas de memoria, el ensamblaje avanzado, los sustratos y los medios de prueba. TSMC ha emprendido una ampliación de su capacidad CoWoS ante la demanda vinculada a la IA. Las inversiones de otros actores también muestran que el ensamblaje ya no se considera una actividad secundaria.
Sin embargo, estos eslabones avanzan a ritmos diferentes. No basta con instalar equipos: hay que estabilizar los procesos y formar a los equipos humanos. Si falta memoria, el procesador no se convierte en un producto terminado. Si el encapsulado está saturado, los componentes disponibles siguen sin poder comercializarse. Así, el cuello de botella puede desplazarse sin que desaparezca la tensión.
Esta situación favorece los compromisos a largo plazo y las relaciones estrechas con los proveedores. Los grandes compradores pueden anticipar mejor sus necesidades y respaldar inversiones. Para los competidores más pequeños, acceder a una tecnología de alto rendimiento no significa necesariamente acceder con rapidez a los volúmenes necesarios. La competencia se juega tanto en la planificación industrial como en el diseño de los chips.
El verdadero indicador: el trabajo útil realizado
Para los clientes, esta batalla obliga a mirar más allá de las prestaciones máximas anunciadas. Una memoria más rápida o de mayor capacidad puede mejorar el volumen de trabajo procesado por un servicio, pero solo si el software y la carga de trabajo la aprovechan. Reducir la precisión numérica o comprimir los modelos también puede disminuir las necesidades, aunque con compromisos de calidad que deben evaluarse.
La refrigeración también cuenta: concentrar más capacidad de cómputo y memoria complica la disipación del calor. Por tanto, el precio de compra de un acelerador solo cuenta una parte de la historia. Para un operador, lo importante es el coste del trabajo útil, con una calidad y una latencia determinadas, teniendo en cuenta la energía, la disponibilidad y la infraestructura.
¿Y ahora qué? La competición debería seguir desplazándose hacia el diseño conjunto del cómputo, la memoria y las interconexiones. Las próximas generaciones de HBM y ensamblaje podrían aumentar el rendimiento, sin eliminar los compromisos entre capacidad, consumo y coste. Para Nvidia, AMD y sus proveedores, ganar no consistirá únicamente en anunciar el mejor chip: habrá que suministrar, a gran escala, el mejor sistema.
