Une puce d’intelligence artificielle peut disposer d’une puissance formidable et passer une partie de son temps à attendre. Attendre les paramètres d’un modèle, attendre des données, attendre que la mémoire réponde. Derrière la course aux accélérateurs de Nvidia et d’AMD, une autre compétition s’est imposée : fabriquer de la mémoire assez rapide et la placer au plus près du calcul. En ce mois de septembre 2026, comprendre cette bataille exige de regarder au-delà du processeur. Cette analyse s’appuie sur les technologies et annonces publiques établies, et distingue les perspectives des faits acquis.
Le calcul ne fait plus tout
Dans un serveur classique, processeur et mémoire échangent par des connexions dont le débit reste limité. Pour de nombreuses applications, cela suffit. Mais les grands modèles d’IA manipulent des volumes considérables de paramètres et de résultats intermédiaires. Ajouter des unités de calcul sans accélérer leur alimentation revient à agrandir une usine sans élargir ses voies d’approvisionnement.
Le problème apparaît à l’entraînement, quand le modèle apprend, mais aussi à l’inférence, lorsqu’il répond. Pendant la génération de texte, certains traitements sont particulièrement sensibles à la vitesse de lecture de la mémoire. À l’inverse, d’autres charges exploitent surtout la puissance de calcul. Il n’existe donc pas un unique goulot d’étranglement : il varie avec la taille du modèle, le nombre de requêtes et leur organisation.
La HBM, une tour de mémoire à côté du moteur
La mémoire HBM, pour « High Bandwidth Memory », répond à cette contrainte par une architecture différente. Plusieurs couches de DRAM sont empilées et reliées par des connexions verticales traversant le silicium. Ces piles prennent place près du processeur, dans le même assemblage. Des interfaces très larges permettent de déplacer beaucoup de données en parallèle, avec une efficacité énergétique favorable par rapport à des liaisons plus longues.
L’intérêt ne se résume pas au débit. La capacité disponible détermine aussi quels modèles, quels lots de requêtes et quelles longueurs de contexte peuvent tenir sur un accélérateur. Lorsqu’il faut répartir davantage les données entre plusieurs puces, les communications ajoutent de la complexité et peuvent pénaliser les performances. Une mémoire plus généreuse peut ainsi éviter certains échanges coûteux.
Les annonces de 2024 ont clairement illustré cette priorité. Nvidia a présenté Blackwell avec de la HBM3E ; AMD a dévoilé son MI325X, également fondé sur cette génération de mémoire. Derrière les promesses de performances, le message industriel était identique : la mémoire fait partie du produit stratégique, pas d’une simple liste de composants remplaçables.
Le packaging devient une technologie de pointe
Rapprocher mémoire et calcul paraît simple sur un schéma. Dans une usine, c’est une opération délicate. Le packaging avancé désigne les techniques d’assemblage et d’interconnexion qui permettent à plusieurs composants de fonctionner ensemble. Il ne faut pas le confondre avec le boîtier protecteur traditionnel : ici, les distances, la densité des connexions et la qualité électrique influencent directement les performances.
La technologie CoWoS de TSMC est devenue emblématique de cette évolution. Dans ses différentes variantes, elle permet notamment de relier des processeurs et des piles HBM grâce à des structures d’interconnexion très denses. Toutes les solutions ne reposent pas sur un grand interposeur uniforme en silicium : les architectures évoluent pour accueillir des assemblages plus vastes et mieux maîtriser leurs coûts.
Les chiplets renforcent cette tendance. Plutôt que de fabriquer systématiquement un seul énorme morceau de silicium, les concepteurs répartissent certaines fonctions entre plusieurs éléments. AMD en a fait un axe majeur ; le GPU Blackwell annoncé par Nvidia associe deux grandes puces de calcul. Le packaging doit alors assurer des échanges suffisamment rapides pour que cette séparation physique ne devienne pas un handicap.
Trois fabricants de mémoire au centre du jeu
SK hynix, Samsung et Micron occupent une position centrale dans la HBM. Mais produire de la DRAM ne suffit pas pour livrer immédiatement une mémoire adaptée aux accélérateurs les plus exigeants. Il faut maîtriser l’empilement, la consommation, la chaleur et la régularité de fabrication, puis franchir les étapes de qualification imposées par les clients.
Chaque génération pousse ces exigences plus loin. Empiler davantage de couches augmente la capacité, mais complique la fabrication et l’évacuation thermique. Un défaut dans un composant ou une connexion peut compromettre un ensemble de grande valeur. Le rendement industriel devient donc aussi important que la performance annoncée. Une capacité théorique de production n’équivaut pas automatiquement à un volume de produits qualifiés et livrables.
La transition vers la HBM4, inscrite dans les feuilles de route industrielles, pousse aussi à rapprocher les savoir-faire de la mémoire et de la logique. La sophistication de la puce de base ouvre la voie à une coopération plus étroite avec les fondeurs. La perspective est celle d’écosystèmes davantage imbriqués, mais leur équilibre dépendra des qualifications, des coûts et des besoins réels des clients.
Une chaîne entière à réserver
Pour Nvidia ou AMD, disposer de capacités de gravure ne garantit donc pas la livraison d’un accélérateur. Il faut aussi sécuriser les piles de mémoire, l’assemblage avancé, les substrats et les moyens de test. TSMC a engagé une expansion de ses capacités CoWoS face à la demande liée à l’IA. Les investissements d’autres acteurs montrent également que l’assemblage n’est plus considéré comme une activité secondaire.
Ces maillons avancent pourtant à des rythmes différents. Installer des équipements ne suffit pas : il faut stabiliser les procédés et former les équipes. Si la mémoire manque, le processeur ne devient pas un produit fini. Si le packaging est saturé, des composants disponibles restent inutilisables commercialement. Le goulet peut ainsi se déplacer sans que la tension disparaisse.
Cette situation favorise les engagements de longue durée et les relations étroites avec les fournisseurs. Les grands acheteurs peuvent mieux anticiper leurs besoins et soutenir des investissements. Pour les concurrents plus petits, l’accès à une technologie performante ne signifie pas nécessairement un accès rapide aux volumes nécessaires. La concurrence se joue autant dans la planification industrielle que dans la conception des puces.
Le véritable indicateur : le travail utile livré
Côté clients, cette bataille impose de regarder au-delà des performances maximales affichées. Une mémoire plus rapide ou plus volumineuse peut améliorer le débit d’un service, mais seulement si les logiciels et la charge de travail l’exploitent. Réduire la précision numérique ou compresser les modèles peut aussi alléger les besoins, avec des compromis de qualité à évaluer.
Le refroidissement compte également : concentrer davantage de calcul et de mémoire complique l’évacuation de la chaleur. Le prix d’achat d’un accélérateur raconte donc une histoire incomplète. Pour un exploitant, l’enjeu est le coût du travail utile, à une qualité et une latence données, en intégrant énergie, disponibilité et infrastructure.
Et maintenant ? La compétition devrait continuer à se déplacer vers la co-conception du calcul, de la mémoire et des interconnexions. Les prochaines générations de HBM et d’assemblage pourraient accroître les performances, sans supprimer les arbitrages entre capacité, consommation et coût. Pour Nvidia, AMD et leurs fournisseurs, gagner ne consistera pas seulement à annoncer la meilleure puce : il faudra livrer, à grande échelle, le meilleur système.
