Le composant qui fait tourner une intelligence artificielle ressemble de moins en moins à une puce solitaire. Sous son capot, plusieurs morceaux de silicium et des piles de mémoire travaillent ensemble, reliés par des connexions microscopiques. Leur disposition, leur alimentation et leur refroidissement conditionnent la performance autant que la taille des transistors. Le packaging, longtemps traité comme la dernière étape de fabrication, devient un terrain stratégique. Pour comprendre les enjeux de septembre 2026, il faut repartir des transformations déjà documentées, puis distinguer ce qu’elles permettent d’anticiper des évolutions encore incertaines.
Le nanomètre ne raconte plus toute l’histoire
Pendant des décennies, le récit des semi-conducteurs a tenu dans une course : graver plus fin pour placer davantage de transistors sur une surface donnée. Ce moteur reste essentiel. Mais les procédés avancés coûtent de plus en plus cher à développer et à exploiter, tandis que les gains d’un changement de génération dépendent fortement des usages. Une excellente logique de calcul ne suffit pas si les données arrivent trop lentement.
Le packaging désigne l’ensemble des techniques qui protègent les circuits et assurent leurs connexions électriques et mécaniques avec le système. Dans sa version avancée, il ne se contente plus d’envelopper le silicium : il organise plusieurs composants comme un ensemble cohérent. La bonne question n’est donc plus seulement « combien de transistors ? », mais aussi « à quelle distance communiquent-ils, avec quelle bande passante et quelle consommation ? »
Les chiplets : diviser pour mieux fabriquer
Un chiplet est une petite puce spécialisée, conçue pour fonctionner avec d’autres dans un même boîtier. Plutôt que de fabriquer un immense circuit monolithique, un industriel peut séparer les cœurs de calcul, les entrées-sorties ou certaines fonctions d’accélération. AMD a largement popularisé cette logique dans ses processeurs Ryzen et EPYC. Intel l’a également déployée, notamment avec les différentes tuiles de Meteor Lake.
L’intérêt est industriel autant qu’architectural. Un défaut peut condamner un grand circuit ; découper certaines fonctions en éléments plus petits peut améliorer le rendement de fabrication. Cela permet aussi de réserver les procédés les plus coûteux aux blocs qui en bénéficient réellement. Les interfaces ou certains circuits analogiques peuvent rester sur une technologie plus mature. Une même brique peut enfin être réutilisée dans plusieurs produits.
Mais ce découpage n’est pas gratuit. Il faut payer les interconnexions, le support, les opérations d’assemblage et les tests. Les échanges entre chiplets consomment de l’énergie et introduisent de la latence. Selon la conception et les volumes, une puce monolithique reste pertinente. Le chiplet est un arbitrage, pas une recette universelle de baisse des coûts.
Un standard ne fait pas encore un jeu de construction
Présenté en 2022, le standard UCIe vise à faciliter les communications entre puces dans un même boîtier. Sa promesse : rendre moins propriétaires certaines interfaces et favoriser un écosystème. Cependant, assembler des chiplets de fournisseurs différents exige davantage qu’un langage électrique commun. Il faut coordonner dimensions, alimentation, dissipation thermique, outils de conception et procédures de validation. Un catalogue de briques interchangeables reste une perspective, pas une réalité généralisée.
La HBM rapproche la mémoire du calcul
Dans l’intelligence artificielle, la mémoire est devenue une pièce maîtresse. Les accélérateurs doivent déplacer continuellement des masses de paramètres et de données. La HBM, pour High Bandwidth Memory, empile plusieurs couches de mémoire DRAM, reliées notamment par des connexions traversant le silicium. Ces piles sont placées à proximité du processeur et communiquent avec lui par des interfaces très larges.
L’image utile est celle d’une usine : multiplier les machines ne sert guère si les matières premières arrivent par une route étroite. La HBM élargit cette route et raccourcit le trajet. Elle peut réduire l’énergie dépensée par bit transféré par rapport à des solutions plus éloignées, sans rendre pour autant l’ensemble sobre. Des accélérateurs comme les Nvidia H100 et les AMD Instinct MI300 ont déjà montré combien cette proximité façonne l’architecture.
Cette mémoire sophistiquée dépend d’une chaîne industrielle exigeante, où interviennent notamment SK hynix, Samsung et Micron. La capacité disponible ne se résume pas au nombre de puces mémoire fabriquées : empilement, tests et qualification comptent aussi. Dès 2023 et 2024, l’essor de l’IA a mis sous tension différentes étapes de cette chaîne. Pour septembre 2026, une vigilance reste justifiée : augmenter la production de logique ne garantit pas, à elle seule, davantage d’accélérateurs livrables.
Du 2,5D au 3D : rapprocher sans surchauffer
Deux grandes approches structurent cette intégration. En 2,5D, plusieurs composants sont disposés côte à côte sur un support d’interconnexion, souvent appelé interposeur. En 3D, des circuits sont superposés et reliés verticalement. La plateforme CoWoS de TSMC est emblématique de l’intégration utilisée avec la HBM ; Intel développe notamment EMIB et Foveros. Ces technologies couvrent des besoins différents et ne sont pas simplement interchangeables.
Empiler raccourcit certaines connexions et peut améliorer la densité ou l’efficacité des échanges. Mais la chaleur, elle, doit toujours sortir. Placer un circuit très actif sous un autre complique son évacuation. L’alimentation électrique devient également délicate, tout comme les contraintes mécaniques entre matériaux. La performance finale dépend donc de choix très concrets : emplacement des blocs, interfaces thermiques, puissance admissible et refroidissement du serveur.
La difficulté se prolonge au contrôle qualité. Chaque élément doit être testé autant que possible avant assemblage, puis l’ensemble doit être validé. Si une opération échoue en fin de parcours, elle peut immobiliser ou compromettre plusieurs composants coûteux. Les progrès de collage hybride, qui permettent des connexions très fines, doivent ainsi s’accompagner d’une maîtrise industrielle des surfaces, de l’alignement et des défauts.
La nouvelle bataille des capacités industrielles
Cette évolution redistribue les rôles. Les fondeurs comme TSMC et les spécialistes de l’assemblage et du test, notamment ASE et Amkor, interviennent à différents niveaux de la chaîne. Les fabricants de mémoire deviennent encore plus déterminants. La frontière entre conception de la puce et conception de son boîtier s’estompe : les décisions doivent être prises ensemble, bien avant la production.
Pour les États, financer une usine de gravure ne suffit donc pas. Une stratégie crédible doit aussi considérer les substrats, les équipements d’assemblage, la métrologie et les compétences. Aux États-Unis, le programme national consacré au packaging avancé, lancé dans le cadre du CHIPS Act, illustre cette prise de conscience. En Europe également, la résilience exige de regarder toute la chaîne, plutôt qu’un seul chiffre de finesse de gravure.
Et maintenant ? À l’horizon de septembre 2026, le scénario le plus plausible n’est pas la disparition de la course aux nanomètres, mais son dédoublement. Les industriels doivent progresser simultanément dans les transistors et dans l’intégration. Les gagnants pourraient être ceux qui livrent régulièrement des ensembles fiables, refroidissables et économiquement viables, plutôt que ceux qui annoncent seulement la puce la plus dense. Le packaging ne remplace pas la gravure : il décide de plus en plus de ce qu’on peut réellement en tirer.
