El componente que hace funcionar una inteligencia artificial se parece cada vez menos a un chip solitario. En su interior, varias piezas de silicio y pilas de memoria trabajan juntas, unidas por conexiones microscópicas. Su disposición, su alimentación y su refrigeración condicionan el rendimiento tanto como el tamaño de los transistores. El encapsulado, considerado durante mucho tiempo la última etapa de fabricación, se convierte en un terreno estratégico. Para comprender los retos de septiembre de 2026, hay que partir de las transformaciones ya documentadas y distinguir después lo que permiten anticipar de las evoluciones que siguen siendo inciertas.
El nanómetro ya no cuenta toda la historia
Durante décadas, el relato de los semiconductores se ha centrado en una carrera: reducir las dimensiones de fabricación para colocar más transistores en una superficie determinada. Este motor sigue siendo esencial. Pero desarrollar y utilizar procesos avanzados resulta cada vez más caro, mientras que las mejoras de un cambio de generación dependen en gran medida de los usos. Una excelente lógica de cálculo no basta si los datos llegan demasiado despacio.
El encapsulado designa el conjunto de técnicas que protegen los circuitos y garantizan sus conexiones eléctricas y mecánicas con el sistema. En su versión avanzada, ya no se limita a envolver el silicio: organiza varios componentes como un conjunto coherente. Por tanto, la pregunta adecuada ya no es solo «¿cuántos transistores?», sino también «¿a qué distancia se comunican, con qué ancho de banda y con qué consumo?».
Los chiplets: dividir para fabricar mejor
Un chiplet es un pequeño chip especializado, diseñado para funcionar con otros dentro de un mismo encapsulado. En lugar de fabricar un enorme circuito monolítico, un fabricante puede separar los núcleos de cálculo, las entradas y salidas o determinadas funciones de aceleración. AMD ha popularizado ampliamente esta lógica en sus procesadores Ryzen y EPYC. Intel también la ha aplicado, especialmente con los distintos módulos de Meteor Lake.
El interés es tanto industrial como arquitectónico. Un defecto puede inutilizar un circuito grande; dividir determinadas funciones en elementos más pequeños puede mejorar el rendimiento de fabricación. Esto también permite reservar los procesos más costosos para los bloques que realmente se benefician de ellos. Las interfaces o ciertos circuitos analógicos pueden seguir utilizando una tecnología más madura. Por último, un mismo bloque puede reutilizarse en varios productos.
Pero esta división no sale gratis. Hay que pagar las interconexiones, el soporte, las operaciones de ensamblaje y las pruebas. Los intercambios entre chiplets consumen energía e introducen latencia. Según el diseño y los volúmenes, un chip monolítico sigue siendo una opción pertinente. El chiplet implica un compromiso, no es una receta universal para reducir costes.
Un estándar todavía no basta para crear un juego de construcción
Presentado en 2022, el estándar UCIe busca facilitar las comunicaciones entre chips dentro de un mismo encapsulado. Su promesa: reducir el carácter propietario de determinadas interfaces y favorecer un ecosistema. Sin embargo, ensamblar chiplets de distintos proveedores exige algo más que un lenguaje eléctrico común. Hay que coordinar dimensiones, alimentación, disipación térmica, herramientas de diseño y procedimientos de validación. Un catálogo de bloques intercambiables sigue siendo una perspectiva, no una realidad generalizada.
La HBM acerca la memoria al cálculo
En la inteligencia artificial, la memoria se ha convertido en una pieza clave. Los aceleradores deben mover continuamente grandes cantidades de parámetros y datos. La HBM, siglas de High Bandwidth Memory, apila varias capas de memoria DRAM, unidas, entre otras vías, por conexiones que atraviesan el silicio. Estas pilas se colocan cerca del procesador y se comunican con él mediante interfaces muy anchas.
Una imagen útil es la de una fábrica: multiplicar las máquinas sirve de poco si las materias primas llegan por una carretera estrecha. La HBM ensancha esa carretera y acorta el recorrido. Puede reducir la energía consumida por bit transferido frente a soluciones más alejadas, sin que por ello el conjunto pase a consumir poco. Aceleradores como los Nvidia H100 y los AMD Instinct MI300 ya han demostrado hasta qué punto esta proximidad determina la arquitectura.
Esta sofisticada memoria depende de una exigente cadena industrial en la que participan, entre otros, SK hynix, Samsung y Micron. La capacidad disponible no se limita al número de chips de memoria fabricados: el apilamiento, las pruebas y la cualificación también cuentan. Ya en 2023 y 2024, el auge de la IA sometió a tensión distintas etapas de esta cadena. De cara a septiembre de 2026, sigue estando justificado mantenerse alerta: aumentar la producción de lógica no garantiza, por sí solo, que puedan entregarse más aceleradores.
Del 2,5D al 3D: acercar sin sobrecalentar
Dos grandes enfoques estructuran esta integración. En 2,5D, varios componentes se disponen uno junto a otro sobre un soporte de interconexión, a menudo llamado interposer. En 3D, los circuitos se superponen y se conectan verticalmente. La plataforma CoWoS de TSMC es emblemática de la integración utilizada con la HBM; Intel desarrolla, entre otras tecnologías, EMIB y Foveros. Estas tecnologías cubren necesidades diferentes y no son simplemente intercambiables.
El apilamiento acorta determinadas conexiones y puede mejorar la densidad o la eficiencia de los intercambios. Pero el calor debe seguir evacuándose. Colocar un circuito muy activo debajo de otro complica su disipación. La alimentación eléctrica también se vuelve delicada, al igual que las tensiones mecánicas entre materiales. Por tanto, el rendimiento final depende de decisiones muy concretas: ubicación de los bloques, interfaces térmicas, potencia admisible y refrigeración del servidor.
La dificultad se extiende al control de calidad. Cada elemento debe probarse en la medida de lo posible antes del ensamblaje, y después hay que validar el conjunto. Si una operación falla al final del proceso, puede inmovilizar o comprometer varios componentes costosos. Los avances en unión híbrida, que permiten conexiones muy finas, deben ir acompañados de un dominio industrial de las superficies, la alineación y los defectos.
La nueva batalla por la capacidad industrial
Esta evolución redistribuye los papeles. Las fundiciones como TSMC y los especialistas en ensamblaje y pruebas, entre ellos ASE y Amkor, intervienen en distintos niveles de la cadena. Los fabricantes de memoria se vuelven aún más determinantes. La frontera entre el diseño del chip y el de su encapsulado se difumina: las decisiones deben tomarse conjuntamente, mucho antes de la producción.
Por tanto, para los Estados no basta con financiar una fábrica de chips. Una estrategia creíble también debe tener en cuenta los sustratos, los equipos de ensamblaje, la metrología y las competencias. En Estados Unidos, el programa nacional dedicado al encapsulado avanzado, puesto en marcha en el marco de la CHIPS Act, ilustra esta toma de conciencia. También en Europa, la resiliencia exige observar toda la cadena, en lugar de una única cifra de miniaturización litográfica.
¿Y ahora qué? Con la vista puesta en septiembre de 2026, el escenario más plausible no es la desaparición de la carrera por los nanómetros, sino su desdoblamiento. Los fabricantes deben avanzar simultáneamente en los transistores y en la integración. Los ganadores podrían ser quienes entreguen de forma regular conjuntos fiables, que puedan refrigerarse y sean económicamente viables, en lugar de quienes se limiten a anunciar el chip más denso. El encapsulado no sustituye a la litografía: determina cada vez más lo que realmente se puede obtener de ella.
