Un procesador extremadamente potente puede pasarse el tiempo esperando. En los servidores de inteligencia artificial, miles de millones de transistores solo se aprovechan plenamente si los datos llegan lo bastante rápido. Por eso una memoria especializada, la HBM, se ha vuelto tan estratégica como los aceleradores a los que acompaña. Y por eso la carrera de la IA también se disputa en las fábricas de ensamblaje, lejos de las demostraciones de chatbots.
De cara a septiembre de 2026, esta dependencia constituye una clave esencial para interpretar el sector. Los hechos industriales aquí presentados se basan en los anuncios y las tendencias establecidos hasta 2024; su proyección hacia 2026 responde a un análisis prospectivo, no a un balance de acontecimientos posteriores.
El verdadero desafío: alimentar la máquina
Entrenar un gran modelo consiste en multiplicar las operaciones sobre inmensos conjuntos de números: parámetros, activaciones, gradientes. Hacerlo funcionar después, durante la inferencia, sigue exigiendo mover datos. Sin embargo, la potencia aritmética de los aceleradores ha avanzado más rápido que la capacidad de los sistemas para suministrarles esos números. Es el «muro de la memoria»: añadir capacidad de cálculo ya no basta.
La HBM, siglas de High Bandwidth Memory, responde a este problema con una arquitectura particular. Varias capas de memoria DRAM se apilan y se conectan verticalmente mediante conexiones que atraviesan el silicio. Estas pilas se sitúan lo más cerca posible del procesador, en un ensamblaje común, en lugar de comunicarse desde componentes dispersos sobre una placa.
La ventaja procede, en particular, de una interfaz muy ancha: muchos datos circulan en paralelo y recorren distancias cortas. Imagínese varios cientos de vías modestas en lugar de un puñado de carreteras que hubiera que hacer cada vez más rápidas. Esta proximidad también mejora la eficiencia energética de las transferencias. Sin embargo, no elimina ni los tiempos de acceso ni las limitaciones de consumo.
Ancho de banda y capacidad: dos batallas diferentes
El ancho de banda mide la cantidad de datos que puede transferirse por segundo. La capacidad designa lo que la memoria puede contener. Para la IA se necesitan ambas cosas. Un modelo demasiado voluminoso debe repartirse entre varios aceleradores o recurrir a una memoria más alejada. En ambos casos, los intercambios adicionales pueden complicar la ejecución y reducir el rendimiento.
La inferencia ilustra especialmente bien esta tensión. Cuando un modelo genera una respuesta, vuelve a leer sus parámetros y maneja una caché vinculada al contexto de la conversación. Con pocas solicitudes procesadas simultáneamente, la generación puede verse limitada sobre todo por los movimientos de datos en memoria. Agrupar las solicitudes mejora el aprovechamiento del cálculo, pero también aumenta las necesidades de capacidad y puede complicar la gestión de la latencia.
Por tanto, disponer de más HBM no hace automáticamente que todas las aplicaciones sean más rápidas. El resultado depende del modelo, de la precisión numérica, del software y de la carga. Pero una memoria insuficiente puede impedir que un acelerador, por muy potente que sea sobre el papel, despliegue todo su potencial.
El encapsulado, esa infraestructura invisible
Acercar la memoria y el procesador exige mucho más que una soldadura. Hay que conectarlos a través de un soporte que ofrezca una densidad de conexiones muy elevada, a menudo un interposador de silicio. Este ensamblaje denominado «avanzado» combina componentes distintos en un mismo conjunto. Convierte el encapsulado, presentado durante mucho tiempo como una etapa final relativamente rutinaria, en una tecnología determinante.
El proceso CoWoS de TSMC se ha convertido en emblema de esta evolución. Ya en 2023 y 2024, las tensiones en su capacidad productiva acompañaban la explosión de la demanda de aceleradores de IA. Por tanto, no se trataba solo de fabricar más chips de cálculo: también había que poder ensamblarlos con sus memorias, probarlos y obtener suficientes productos funcionales.
Las arquitecturas anunciadas en 2024, en particular Blackwell de Nvidia, así como los aceleradores MI300 de AMD presentados anteriormente, ilustran este aumento de la complejidad. El rendimiento se sustenta en un sistema que combina cálculo, memoria e interconexiones. Comparar únicamente el tamaño del nodo de fabricación o el número de transistores equivale a juzgar una estación sin mirar sus vías.
Una cadena industrial con cuellos de botella
La producción de HBM se concentra en tres grandes fabricantes de memoria: SK hynix, Samsung y Micron. Pero sus productos no son intercambiables de un día para otro. Cada generación debe validarse para un acelerador y su ensamblaje: prestaciones eléctricas, temperatura, fiabilidad, compatibilidad mecánica. Un proveedor disponible no es necesariamente un proveedor al que se pueda recurrir de inmediato.
En 2024, el aumento de la producción de HBM3E ya mostraba que el ritmo dependía de varias especialidades. Fabricar los chips de memoria no bastaba: había que reducir su grosor, apilarlos, establecer las conexiones y controlar el rendimiento de fabricación. Aumentar el número de capas incrementa la capacidad, pero también agrava las dificultades térmicas y mecánicas.
- Los fabricantes de memoria deben decidir cómo distribuir sus inversiones, sus equipos y sus superficies de producción.
- Los especialistas en encapsulado deben aumentar la capacidad de ensamblaje sin sacrificar el rendimiento de fabricación.
- Los proveedores de sustratos, materiales y pruebas deben seguir el mismo ritmo.
El riesgo es que falte un eslabón. Los procesadores pueden estar listos mientras que la memoria validada o el ensamblaje aún no lo están. A la inversa, una capacidad adicional puesta en marcha demasiado tarde puede llegar después de una revisión de los pedidos. Por tanto, los anuncios de inversión no se traducen inmediatamente en servidores entregados.
El precio de la IA también se decide aquí
La HBM es cara de producir y requiere un ensamblaje sofisticado. Cuando un defecto aparece en una fase tardía, puede inmovilizar o comprometer un conjunto de componentes costosos. Las pruebas intermedias y el control del rendimiento de fabricación se vuelven esenciales. Esta estructura económica favorece a los actores capaces de financiar grandes volúmenes y asegurar sus suministros con mucha antelación.
Para un proveedor de servicios en la nube, sin embargo, la factura no termina con la compra. Una memoria mejor dimensionada puede permitir atender más solicitudes o utilizar menos aceleradores para un modelo determinado. El indicador adecuado pasa a ser el coste del servicio prestado, con sus exigencias de plazos y calidad, en lugar del precio aislado de un chip.
Esta dependencia también dibuja una geografía concentrada: fabricantes de memoria surcoreanos y estadounidense, ensamblaje avanzado estrechamente vinculado a Taiwán, equipos y materiales procedentes de varios países. Diversificar las ubicaciones reduce ciertos riesgos, pero no permite recrear rápidamente todo el ecosistema. Una fábrica adicional de procesadores no garantiza, por sí sola, la autonomía industrial en IA.
El software puede aliviar la presión
La respuesta no es exclusivamente de hardware. La cuantización, la compresión de las cachés y una mejor organización de los cálculos reducen los datos que hay que almacenar o mover. Algunos aceleradores también priorizan otras jerarquías de memoria. Estos enfoques pueden limitar el uso de HBM para aplicaciones específicas, con contrapartidas en precisión, flexibilidad o coste.
¿Y ahora qué? Para septiembre de 2026 y más allá, el escenario plausible es una carrera conjunta por la capacidad de memoria, el ancho de banda y el rendimiento del ensamblaje. Su desenlace dependerá tanto de los avances del software y de la demanda real como de las nuevas fábricas. Para entender quién puede suministrar la IA, habrá que mirar detrás del procesador estrella: sus pilas de memoria, sus proveedores y las líneas capaces de unirlo todo.
